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數(shù)字頻率計(jì)范文第1篇

簡(jiǎn)易數(shù)字頻率計(jì)的有效使用，為實(shí)際測(cè)量問題的有效處理帶來了重要的參考依據(jù)。在此形勢(shì)影響下，合理地使用CPLD器件，可以優(yōu)化簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)方案，完善這種頻率計(jì)的服務(wù)功能。文中通過對(duì)頻率計(jì)測(cè)頻原理相關(guān)內(nèi)容的闡述，客觀地說明了實(shí)現(xiàn)基于CPLD簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)的重要性。

【關(guān)鍵詞】CPLD 簡(jiǎn)易數(shù)字頻率計(jì) 設(shè)計(jì)方案 服務(wù)功能

在可靠的EDA技術(shù)及CPLD芯片支持下，可以設(shè)計(jì)出集成程度高、速度快的數(shù)字頻率計(jì)，優(yōu)化頻率計(jì)各部分的組成功能?；贑PLD簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)目標(biāo)的實(shí)現(xiàn)，有利于增強(qiáng)電路仿真的準(zhǔn)確性，擴(kuò)大數(shù)字頻率計(jì)的實(shí)際應(yīng)用范圍。在具體的設(shè)計(jì)過程中，技術(shù)人員需要對(duì)CPLD的相關(guān)特點(diǎn)及簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)要求進(jìn)行必要地了解，確保最終得到的頻率計(jì)在實(shí)際的應(yīng)用中能夠達(dá)到預(yù)期的效果。

1 基于CPLD的簡(jiǎn)易數(shù)字頻率計(jì)各模塊的設(shè)計(jì)

1.1 設(shè)計(jì)原理

結(jié)合CPLD芯片的優(yōu)勢(shì)，在具體的設(shè)計(jì)過程中，需要明確設(shè)計(jì)流程。簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)的流程包括：被測(cè)信號(hào)fm輸入到CPLD芯片里完成對(duì)被測(cè)信號(hào)的測(cè)頻、計(jì)數(shù)、鎖存、譯碼，輸出信號(hào)接數(shù)碼管顯示。通過這樣的設(shè)計(jì)流程可知，CPFD芯片在簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)中占據(jù)著重要的地位，確保了規(guī)定時(shí)間內(nèi)可以獲得準(zhǔn)確的被測(cè)信號(hào)。

1.2 CPLD模塊原理

相比一般的芯片，這種芯片的集成程度高，定制過程中充分地考慮了用戶的實(shí)際需求。在CPLD芯片的支持下，有利于完善簡(jiǎn)易數(shù)字頻率計(jì)的測(cè)試功能，擴(kuò)大測(cè)頻范圍。設(shè)計(jì)方案制定的過程中，合理地運(yùn)用CPLD芯片，可以雅虎硬件電路的設(shè)計(jì)方案，為數(shù)字頻率計(jì)構(gòu)建出控制、計(jì)數(shù)、鎖存、譯碼的功能模塊，并通過合理的方式構(gòu)建出性能可靠的系統(tǒng)，深入理解COLD模塊原理，可以增強(qiáng)簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)方案的適用性，最大限度地滿足設(shè)計(jì)生產(chǎn)活動(dòng)的各種需求。

1.3 控制電路模塊的有效設(shè)計(jì)

控制電路模塊的有效使用，有利于增強(qiáng)系統(tǒng)的控制效果，優(yōu)化數(shù)字頻率計(jì)的服務(wù)功能。這種控制電路模塊的主要作用包括：

（1）結(jié)合測(cè)頻工作的具體要求，在較短的時(shí)間內(nèi)獲得計(jì)數(shù)信號(hào)CNT-EN；

（2）在計(jì)數(shù)器的計(jì)數(shù)值確定后，可以及時(shí)地獲取鎖存信號(hào)LOAD，增強(qiáng)鎖存器的實(shí)際作用效果；

（3）為了滿足下一個(gè)周期計(jì)數(shù)的實(shí)際需求，提供可靠的清零信號(hào)RST-CNT。

在具體的設(shè)計(jì)過程中，這三個(gè)信號(hào)的產(chǎn)生有著一定的順序：首先產(chǎn)生的是計(jì)數(shù)信號(hào)，能夠?qū)χ芷跒?s的信號(hào)進(jìn)行計(jì)數(shù)；其次，在一定的時(shí)間內(nèi)產(chǎn)生鎖存信號(hào)，對(duì)得到的計(jì)數(shù)值進(jìn)行必要地鎖存；最后，在清零信號(hào)的作用下對(duì)既有的計(jì)數(shù)值進(jìn)行清零，開始下一周期的計(jì)數(shù)工作。結(jié)合控制電路模塊的實(shí)際最優(yōu)，可知它本質(zhì)上是一個(gè)控制器，工作周期為1s，輸出的是時(shí)基信號(hào)CLKK[1]。

1.4 計(jì)數(shù)電路模塊的有效設(shè)計(jì)

計(jì)數(shù)電路模塊工作過程中主要采用的是十進(jìn)制計(jì)數(shù)方式，結(jié)合CPLD芯片的優(yōu)勢(shì)，可以將原先的六進(jìn)制計(jì)數(shù)器轉(zhuǎn)變?yōu)槭M(jìn)制計(jì)數(shù)器，并在相關(guān)的方式作用下，將所有相同的十進(jìn)制計(jì)數(shù)器連接成一個(gè)完整的計(jì)數(shù)電路模塊，促使數(shù)字計(jì)數(shù)器使用中可以增強(qiáng)對(duì)被測(cè)信號(hào)的實(shí)際作用效果。完善計(jì)數(shù)電路的服務(wù)功能，需要設(shè)置必要的輸入端：被測(cè)信號(hào)順利進(jìn)入計(jì)數(shù)器的輸入端CLK、計(jì)數(shù)器清零功能的RST及計(jì)數(shù)器工作使能端ENA。在這三個(gè)輸入端的共同配合下，可以對(duì)被測(cè)信號(hào)變化過程進(jìn)行實(shí)時(shí)地計(jì)數(shù)，用二進(jìn)制代碼對(duì)十進(jìn)制數(shù)進(jìn)行必要地表示。

1.5 鎖存電路模塊的有效設(shè)計(jì)

為了增強(qiáng)數(shù)字頻率計(jì)工作狀態(tài)的穩(wěn)定性，需要合理地設(shè)置鎖存電路模塊，避免計(jì)數(shù)器清零過程中產(chǎn)生閃絡(luò)的問題。將一定數(shù)量的鎖存器按照合理的方式進(jìn)行合理地連接，構(gòu)成可靠的鎖存電路模塊，對(duì)所有的輸出數(shù)據(jù)進(jìn)行及時(shí)地鎖存。在具體的設(shè)計(jì)過程中，設(shè)置工作使能端LOAD、多個(gè)數(shù)據(jù)輸入端DIN，并通過對(duì)計(jì)數(shù)值的分析，設(shè)置鎖存器的輸出端DOUT。完善鎖存器符號(hào)及端口功能，可以為鎖存電路模塊的服務(wù)功能提供可靠地保障。

1.6 譯碼電路模塊的有效設(shè)計(jì)

在譯碼電路模塊的支持下，可以完善二進(jìn)制代碼的編碼工作，結(jié)合數(shù)碼管驅(qū)動(dòng)器的實(shí)際作用，實(shí)時(shí)地顯示出各種數(shù)字字符。在譯碼電路模塊設(shè)計(jì)的過程中，應(yīng)設(shè)置譯碼器，通過多個(gè)譯碼器的有效連接，完善譯碼功能。這種功能實(shí)際作用發(fā)揮的過程中，應(yīng)設(shè)置多個(gè)數(shù)據(jù)輸出端及輸入端，促使譯碼電路模塊使用中能夠達(dá)到預(yù)期的效果。

2 基于CPLD的簡(jiǎn)易數(shù)字頻率計(jì)的軟件設(shè)計(jì)

利用VHDL語言及由上向下的設(shè)計(jì)思想，可以通過層出化的設(shè)計(jì)方式，實(shí)現(xiàn)基于CPLD簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)目標(biāo)。在數(shù)字頻率計(jì)軟件設(shè)計(jì)的過程中，核心模塊包括譯碼、鎖存、計(jì)數(shù)、控制。將VHDL視為底層元件，結(jié)合相關(guān)開發(fā)工具的優(yōu)勢(shì)，利用文本輸入的方式完成編程工作。不同的電路模塊通過文本的方式進(jìn)行顯示，并在編譯、仿真等方式的作用下，優(yōu)化所有電路模塊的服務(wù)功能。促使各種器件在實(shí)際應(yīng)用中能夠發(fā)揮出最大的作用。在完成連接器件工作的過程中，為了使這些器件使用中能夠達(dá)到預(yù)期的效果，應(yīng)選擇可靠的圖形輸入方式，形成可靠的頻率計(jì)主電路圖，通過實(shí)驗(yàn)箱對(duì)數(shù)字頻率計(jì)各部分的組成功能進(jìn)行必要地測(cè)試。

3 結(jié)束語

合理地運(yùn)用CPLD，設(shè)計(jì)得出可靠的簡(jiǎn)易數(shù)字頻率計(jì)，可以滿足使用者在不同測(cè)頻范圍內(nèi)的多樣化需求，從而為數(shù)字頻率計(jì)應(yīng)用范圍的擴(kuò)大打下堅(jiān)實(shí)的基礎(chǔ)。使用這種可靠的設(shè)計(jì)方法，可以提高電路板的利用效率，優(yōu)化系統(tǒng)的組成結(jié)構(gòu)，為各種信號(hào)頻率測(cè)量過程中準(zhǔn)確性的增強(qiáng)提供可靠的保障。

參考文獻(xiàn)

[1]孟晉，孫榮慶.基于CPLD的4位數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J].遼寧高職學(xué)報(bào)，2014（06）.

[2]范啟亮.一種簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J].科技風(fēng)，2014（20）.

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作者簡(jiǎn)介

毛會(huì)瓊（1978-），女，遼寧省法庫市人。碩士學(xué)位。現(xiàn)為中國礦業(yè)大學(xué)信息與電氣工程學(xué)院實(shí)驗(yàn)師。從事于檢測(cè)與轉(zhuǎn)換技術(shù)、電工技術(shù)、電路實(shí)驗(yàn)等方面的教學(xué)與科研工作。

王軍（1981-），男，山東省曲阜市人。博士學(xué)位?，F(xiàn)為中國礦業(yè)大學(xué)信息與電氣工程學(xué)院高級(jí)實(shí)驗(yàn)師。研究方向?yàn)閯?chuàng)新教育、仿生機(jī)器人與生物特征識(shí)別。

數(shù)字頻率計(jì)范文第2篇

【關(guān)鍵詞】數(shù)字頻率計(jì)；VHDL；狀態(tài)機(jī)

1.引言

數(shù)字頻率計(jì)是通訊設(shè)備、計(jì)算機(jī)、電子產(chǎn)品等生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。由于硬件設(shè)計(jì)的器件增加，使設(shè)計(jì)更加復(fù)雜，可靠性變差，延遲增加，測(cè)量誤差變大。通過使用EDA技術(shù)對(duì)系統(tǒng)功能進(jìn)行描述，運(yùn)用VHDL語言，使系統(tǒng)簡(jiǎn)化，提高整體的性能和可靠性。采用VHDL編程設(shè)計(jì)的數(shù)字頻率計(jì)，除了被測(cè)信號(hào)的整形部分，鍵輸入和數(shù)碼顯示以外，其他都在一片F(xiàn)PGA上實(shí)現(xiàn)，從而讓整個(gè)系統(tǒng)非常精簡(jiǎn)，讓其具有靈活的現(xiàn)場(chǎng)更改性，在不改變硬件電路的基礎(chǔ)上，進(jìn)一步改進(jìn)提高系統(tǒng)的性能，使數(shù)字頻率計(jì)具有高速，精確度高，可靠性強(qiáng)，抗干擾等優(yōu)點(diǎn)，為數(shù)字系統(tǒng)進(jìn)一步的集成創(chuàng)造了條件[1]。

2.數(shù)字頻率計(jì)的工作原理

頻率測(cè)量方法中，常用的有直接測(cè)頻法、倍頻法和等精度測(cè)頻法[2]。其中直接測(cè)頻法是依據(jù)頻率的含義把被測(cè)頻率信號(hào)加到閘門的輸入端，只有在閘門開通時(shí)間T（以ls計(jì)）內(nèi)，被測(cè)（計(jì)數(shù)）的脈沖送到十進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)。直接測(cè)頻法比其他兩個(gè)方案更加簡(jiǎn)單方便可行，直接測(cè)頻法雖然在低頻段測(cè)量時(shí)誤差較大，但在低頻段我們可以采用直接測(cè)周法加測(cè)量，這樣就可以提高測(cè)量精度了。直接周期測(cè)量法是用被測(cè)周期信號(hào)直接控制計(jì)數(shù)門控電路，使主門開放時(shí)間等于Tx，時(shí)標(biāo)為Ts的脈沖在主門開放時(shí)間進(jìn)入計(jì)數(shù)器。設(shè)在Tx期間計(jì)數(shù)值為N，可以根據(jù)Tx=N×Ts來算得被測(cè)信號(hào)周期。因此本文采用低頻測(cè)周，高頻測(cè)頻的方法來提高精度，減小誤差[3]。

3.主要功能模塊的實(shí)現(xiàn)

該系統(tǒng)設(shè)計(jì)的控制器是由狀態(tài)機(jī)實(shí)現(xiàn)，通過在不同測(cè)量檔位，選擇合理的時(shí)基信號(hào)頻率降低誤差，確定各狀態(tài)轉(zhuǎn)移條件和狀態(tài)名，采用低頻檔位測(cè)周，高頻檔位測(cè)頻的方法。20MHz晶振送入分頻器，分出各檔時(shí)基信號(hào)和其它模塊所需的觸發(fā)信號(hào)，分頻器將各檔時(shí)基信號(hào)傳給狀態(tài)機(jī)，同時(shí)待測(cè)信號(hào)進(jìn)入狀態(tài)機(jī)，狀念機(jī)進(jìn)行狀態(tài)轉(zhuǎn)換，將量程溢出信號(hào)和狀態(tài)顯示信號(hào)表征在發(fā)光二極管上。如圖表1所示。

表1 頻率量程狀態(tài)

3.1 狀態(tài)機(jī)模塊

首先對(duì)系統(tǒng)復(fù)位，如果此時(shí)狀態(tài)機(jī)的初始狀態(tài)為Fl00k，若超量程信號(hào)送入狀態(tài)機(jī)，則狀態(tài)轉(zhuǎn)換到FlM，如果仍有超量程信號(hào)則狀態(tài)轉(zhuǎn)換到F10M，如果仍有超量程信號(hào)則狀態(tài)轉(zhuǎn)換到F100M，如果還有超量程信號(hào)則狀態(tài)轉(zhuǎn)換到Overflow H產(chǎn)生高溢出信號(hào)；若欠量程信號(hào)送人狀態(tài)機(jī)，則狀態(tài)轉(zhuǎn)換到P1ms，如果有超量程信號(hào)則狀態(tài)轉(zhuǎn)換到P10ms，如果仍有超量程信號(hào)則狀態(tài)轉(zhuǎn)換到P100ms，如果仍有超量程信號(hào)則狀態(tài)轉(zhuǎn)換到P1s，如果還有超量程則狀態(tài)轉(zhuǎn)換到OverflowL產(chǎn)生低溢出信號(hào)[4]。如圖1所示。

3.2 計(jì)數(shù)器模塊

在“待計(jì)數(shù)信號(hào)”的兩個(gè)時(shí)鐘周期內(nèi)完成計(jì)數(shù)與控制信號(hào)（Over與Low）的傳輸，在量程合適的情況下，還將計(jì)數(shù)值輸出。這兩個(gè)時(shí)鐘周期內(nèi)，第1個(gè)時(shí)鐘周期完成計(jì)數(shù)，第2個(gè)時(shí)鐘周期完成控制信號(hào)的傳輸與計(jì)數(shù)值輸出。這樣做的好處是穩(wěn)定，將計(jì)數(shù)與控制信號(hào)傳輸分開進(jìn)行。避免了一些可能遇到的“時(shí)鐘跳變”。但這種做法的缺點(diǎn)也很明顯，那就是在測(cè)周期模式下，假如待測(cè)信號(hào)是1Hz的，那么系統(tǒng)可能需要2s（兩個(gè)時(shí)鐘周期）才能顯示正確的數(shù)值。

3.3 十分頻模塊

由于1kHz～10kHz的信號(hào)無論用測(cè)頻法還是測(cè)周期法都是不可行的，可以采用預(yù)分頻的方法[5]，將1kHz～10kHz的信號(hào)十分頻，然后用測(cè)周期法測(cè)出周期，再計(jì)算出頻率。

3.4 同步整形電路模塊

通過同步整形電路處理外部的異步信號(hào)，超量程和欠量程。源程序如下：

library ieee；

use ieee.std_logic_1164.all；

entity SignalLatch is

4.系統(tǒng)的功能仿真和驗(yàn)證分析

據(jù)狀態(tài)轉(zhuǎn)換圖，這里將狀態(tài)機(jī)的程序分成兩個(gè)進(jìn)程，進(jìn)程1完成狀態(tài)轉(zhuǎn)移過程，進(jìn)程2控制各狀態(tài)下的輸出值如下圖2所示，timecounter=clocktested為50KHz。為了方便觀察，將數(shù)值改小，計(jì)數(shù)值大于100且小于或等于1000時(shí)輸出！將clock1設(shè)為50K，clock2計(jì)數(shù)時(shí)鐘設(shè)為5M，得出仿真如圖3所示Result為100符合計(jì)數(shù)要求。如圖4所示給clk1一個(gè)5KHz的頻率，經(jīng)過十分頻后clk2輸出0.5KHz，clk1的周期是0.2ms，經(jīng)過十分頻后是2ms.。同步整形電路仿真如圖5所示。

由以上模塊進(jìn)行仿真得出了頻率的測(cè)量。如圖6、7、8所示。

圖8

5.結(jié)論

采用此方法設(shè)計(jì)的數(shù)字頻率計(jì)占用FPGA芯片資源較少，成本較低，減少了電路的尺寸，具有一定的參考實(shí)用價(jià)值。利用Quartus II平臺(tái)進(jìn)行了仿真和硬件測(cè)試，基本達(dá)到了設(shè)計(jì)的要求。系統(tǒng)具有較好可靠性，靈活性。

參考文獻(xiàn)

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數(shù)字頻率計(jì)范文第3篇

【關(guān)鍵詞】測(cè)頻；頻率計(jì)；電路設(shè)計(jì)

1.相關(guān)理論概述

數(shù)字頻率計(jì)采用數(shù)字電路制作成以十進(jìn)制碼來現(xiàn)實(shí)被測(cè)信號(hào)頻率，對(duì)于周期性變化的信號(hào)頻率能夠?qū)崿F(xiàn)有效的測(cè)量的一種儀器。它是教學(xué)、科研等工作中的基礎(chǔ)測(cè)量?jī)x器，在模擬電路和數(shù)字電路實(shí)驗(yàn)中有著重要的作用，其能夠直接讀出信號(hào)源所產(chǎn)生的不同頻率范圍的信號(hào)將會(huì)對(duì)實(shí)驗(yàn)產(chǎn)生很大的影響。頻率計(jì)主要用在正弦波、矩形波等周期性信號(hào)頻率值的測(cè)量等，它的拓展功能能夠?qū)崿F(xiàn)對(duì)信號(hào)周期及其脈沖寬度的測(cè)量，引起對(duì)信號(hào)源的接受敏捷度使得其稱為試驗(yàn)箱中的重要組成部分。

信號(hào)頻率測(cè)量方法按照工作原理可以分為無源測(cè)量、比較測(cè)量、示波測(cè)量及技術(shù)等測(cè)量方法。其中最常見的測(cè)量方法是電子計(jì)數(shù)器，在該種技術(shù)下，頻率計(jì)實(shí)現(xiàn)單位時(shí)間內(nèi)被測(cè)信號(hào)脈沖數(shù)的直接計(jì)數(shù)，并將其頻率值以數(shù)字的形式顯示。實(shí)現(xiàn)了對(duì)不同頻率、精確度的測(cè)頻需求，保障了測(cè)量結(jié)果的精確度和速度。

2.整形電路的設(shè)計(jì)

整形電路就像把模擬的信號(hào)轉(zhuǎn)換成為二值信號(hào)，也就是使其成為只有高電平和低電平的離散信號(hào)。在電路設(shè)計(jì)時(shí)我們可以將電壓比較器用作模擬電路及數(shù)字電路的接口電路，通過其把非矩形信號(hào)轉(zhuǎn)換成矩形信號(hào)。在選擇比較器時(shí)，我們要充分考慮影響信號(hào)接收和轉(zhuǎn)換功能的各種因素。下圖為其整體設(shè)計(jì)結(jié)構(gòu)圖：

首先，是信號(hào)傳播可能存在的延遲及時(shí)時(shí)間。信號(hào)傳播的延遲時(shí)間是比較器選擇時(shí)所要考慮的重要參數(shù)，這種時(shí)間的延遲有當(dāng)信號(hào)通過元器件時(shí)所產(chǎn)生的傳輸時(shí)間上的延遲和信號(hào)上升及下降的時(shí)間延遲，只有將延遲的時(shí)間降低到最小才能有效的縮短信號(hào)處理的時(shí)間。

其次，要充分考慮電源電壓對(duì)比較器的影響。就傳統(tǒng)而言，比較器一般需要正負(fù) 15 伏的雙電源來進(jìn)行供電或者需要達(dá)到36 伏的單電源進(jìn)行供電，這種傳統(tǒng)的比較器在一些工業(yè)控制中仍有使用的空間和發(fā)展前途但以不適應(yīng)發(fā)展的主流?，F(xiàn)在多數(shù)的比較器需要在限定的電壓條件下進(jìn)行工作，即在電池電壓所能夠運(yùn)行的單電源單位內(nèi)進(jìn)行工作，因此對(duì)其提出了低電流和小封裝等當(dāng)面的要求，并且在實(shí)際的應(yīng)用中比較器還應(yīng)該具備一定的關(guān)斷的功能。當(dāng)具備上述條件是，比較器才能夠在試驗(yàn)箱中得到有效的利用，保證頻率計(jì)在不同電源電壓條件下的正常工作。

再次，充分考慮功耗對(duì)比機(jī)器的影響。功耗的大小直接影響比較器使用壽命和工作效果，功耗越低時(shí)其比較器的耗損相對(duì)較低，使用使用壽命得到延長(zhǎng)，然而功耗由于器件的運(yùn)作速度相關(guān)，功耗降低的同時(shí)可能帶來運(yùn)作速度的降低，因此，在比較器選擇時(shí)，充分考慮功耗與元器件壽命及其運(yùn)作速度的關(guān)系，尋得一種最優(yōu)組合。

最后，不可忽視門限電壓對(duì)比較器的影響。器件的設(shè)置可以用來實(shí)現(xiàn)對(duì)門限電大的測(cè)量，門限電壓的大小與電路抗干擾能力呈現(xiàn)一種正比例的關(guān)系但與其敏感度成反比例關(guān)系。當(dāng)我們通過對(duì)門限電壓的測(cè)量并通過一定的公式計(jì)算，根據(jù)實(shí)際工作的需要來確定門限電壓的具體值。

當(dāng)我們充分考慮上述影響因素時(shí)，便會(huì)有針對(duì)性的選擇相應(yīng)的新品用于單元電路的設(shè)計(jì)，從而實(shí)現(xiàn)信號(hào)在電路中的順利傳輸，避免芯片燒壞等現(xiàn)象的發(fā)生。

3.計(jì)數(shù)電路的設(shè)計(jì)

實(shí)現(xiàn)對(duì)信號(hào)的整形后我們便要關(guān)注一些低頻信號(hào)由于其上升速度等原因可能產(chǎn)生的計(jì)數(shù)影響，因此在電路設(shè)計(jì)時(shí)應(yīng)該根據(jù)信號(hào)的特點(diǎn)來完善計(jì)數(shù)電路的設(shè)計(jì)。低頻信號(hào)上升緩慢或者高頻信號(hào)疊加于其中時(shí)會(huì)使得計(jì)數(shù)電路將該種抖動(dòng)作為輸入脈沖予以計(jì)數(shù)，從而產(chǎn)生計(jì)數(shù)上的誤差。避免該種現(xiàn)象的發(fā)生，我們可以通過低通濾波器的使用來處理低頻信號(hào)傳輸中可能產(chǎn)生的抖動(dòng)，并經(jīng)過濾波器濾除疊加的高頻信號(hào)。而反相器的使用可以實(shí)現(xiàn)在濾波前把高頻信號(hào)和低頻信號(hào)予以分開，即僅使低頻信號(hào)經(jīng)過反相器實(shí)現(xiàn)濾波得到比較規(guī)則的矩形信號(hào)而高頻信號(hào)則不經(jīng)過該過程。經(jīng)濾波后的矩形信號(hào)輸入到單片機(jī)中，在單片機(jī)選擇時(shí)，低電壓、高性能是我們考慮的重要方面，同時(shí)還要選擇體積較小功能相對(duì)較強(qiáng)的單片器，實(shí)現(xiàn)迅速有效的技術(shù)。單片機(jī)計(jì)數(shù)器的精確度和終端結(jié)構(gòu)的類型都會(huì)影響計(jì)數(shù)結(jié)果，通過精密比較器的植入和振蕩器電路的設(shè)置，實(shí)現(xiàn)頻率計(jì)的精度和存儲(chǔ)等方面的要求。在單片機(jī)選擇時(shí)還應(yīng)該考慮技術(shù)進(jìn)步革新對(duì)于存儲(chǔ)器程序的選擇和更新的可能，并且考慮單片機(jī)大小對(duì)于整個(gè)電路系統(tǒng)的影響，保證程序?qū)懭氲谋憷浴Ｏ聢D為其計(jì)數(shù)模塊設(shè)計(jì)圖：

此外，對(duì)于計(jì)數(shù)電路的設(shè)計(jì)還要考慮信號(hào)頻率高低的不同對(duì)計(jì)數(shù)器可能產(chǎn)生的影響，實(shí)現(xiàn)單片機(jī)對(duì)不同信號(hào)頻率進(jìn)行分頻處理。經(jīng)過整形后的信號(hào)進(jìn)入選定規(guī)格的反相器后，對(duì)不同頻級(jí)的信號(hào)進(jìn)行分級(jí)處理，單片機(jī)頻率自動(dòng)分辨處理能力的選擇能夠有效的降低一些頻級(jí)信號(hào)的分辨和處理，保證計(jì)數(shù)器工作的效率和速度。同時(shí)計(jì)數(shù)器的顯示值的大小根據(jù)信號(hào)的頻值進(jìn)行實(shí)現(xiàn)隨機(jī)變動(dòng)，實(shí)現(xiàn)對(duì)不分頻信號(hào)、高頻機(jī)低頻信號(hào)的有效計(jì)數(shù)。

4.顯示電路的設(shè)計(jì)

顯示電路是數(shù)字頻率計(jì)電路設(shè)計(jì)的重要組成部分，它負(fù)責(zé)將整形電路及計(jì)數(shù)電路處理的數(shù)據(jù)顯示出來。在該電路設(shè)計(jì)時(shí)我們要考慮的因素便是顯示材料的選擇及數(shù)據(jù)顯示的方式。LED 數(shù)碼管的類型會(huì)對(duì)數(shù)據(jù)的現(xiàn)實(shí)產(chǎn)生一定的影響，而該種材質(zhì)的數(shù)據(jù)顯示方式又分為動(dòng)態(tài)和靜態(tài)兩種。就兩種現(xiàn)實(shí)方式的優(yōu)缺點(diǎn)而言，靜態(tài)現(xiàn)實(shí)具備較高的亮度，為我們及時(shí)準(zhǔn)確的讀取數(shù)值提供了視覺便利，且其接口編程相對(duì)容易，但是該種顯示方式會(huì)占用較多的口線，顯示的位數(shù)直接關(guān)系到鎖存器的數(shù)量，這直接帶來所用器件數(shù)量繁多和連線的龐雜 ；而動(dòng)態(tài)顯示相交而言能夠避免上述一些缺點(diǎn)。在動(dòng)態(tài)顯示使用時(shí)，先確定未選實(shí)現(xiàn)選定未選的段碼的顯示，經(jīng)過一定的延時(shí)再實(shí)現(xiàn)對(duì)下一選定為送段碼顯示，并依此循環(huán)。下圖為其顯示模塊圖：

其具體的工作流程可以解釋為，單片機(jī)中不同的構(gòu)建作為譯碼器實(shí)現(xiàn)信號(hào)的輸入，由譯碼器的輸出來確定數(shù)碼管的選擇位。將每個(gè)數(shù)碼管的公共端與一個(gè)接有高電平的 PNP 三極管的集電極相連，同時(shí)將三極管的基極和譯碼器的輸出端相連接，這樣可以通過對(duì)軟件編程來設(shè)置單片機(jī)中的不用位置構(gòu)建，從而設(shè)計(jì)譯碼器的輸入端，其輸出端設(shè)為低電平且只設(shè)一位，從而使與其連接的三界關(guān)處于一種飽和的狀態(tài)，實(shí)現(xiàn)對(duì)計(jì)數(shù)器數(shù)據(jù)的動(dòng)態(tài)顯示。實(shí)現(xiàn)顯示器電路中各元件的有機(jī)連接后，還要注重送段碼的相關(guān)問題，使得相應(yīng)位數(shù)的送段碼可以通過一定串行口在數(shù)碼管上進(jìn)行顯示。

5.結(jié)束語

除上述電路設(shè)計(jì)外，電子頻率計(jì)的設(shè)計(jì)還要注重電源、濾波等電路的設(shè)計(jì)，只有將各種影響其工作的單元電路的設(shè)計(jì)不斷的精細(xì)化和完善時(shí)，才能有效的保證其工作的效率和在實(shí)驗(yàn)和工業(yè)中的使用效果。

【參考文獻(xiàn)】

[1]沈亞鈞.基于單片機(jī)的數(shù)字頻率計(jì)設(shè)計(jì)[J].山西電子技術(shù)，2012（05）.

[2]楊帆.數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J].科技廣場(chǎng)，2011（09）.

數(shù)字頻率計(jì)范文第4篇

關(guān)鍵詞:PC104;CPLD;多周期同步測(cè)頻;VHDL

中圖分類號(hào):TP391;TP368.1文獻(xiàn)標(biāo)識(shí)碼:B

文章編號(hào):1004-373X(2010)02-086-04

Design of Frequency Measuring Module Based on PC104 and CPLD

LIU Guohua1,HE Huafeng1,TIAN Pengfei1,WANG Lin2

(1.The Second Artillery Engineering College,Xi′an,710025,China;

2.The Second Artillery Military Representative Office in the Area of Xiaogan,Xiaogan,432100,China)

Abstract:According to the need of some test system,a high_accuracy frequency measuring module is designed based on PC104 and CPLD.A method of synchronous multi_period frequency measurement is used to achieve the equal precision measure to the tested frequency channel.The hardware circuit of the frequency measuring module is designed.And the detailed VHDL source code to achieve digital frequency using CPLD is given.The interface logic of PC104 bus is compiled using the way of schematic diagram,and the emulation is done by the software of MAXPLUSⅡ.The digital frequency and the interface logic are accurately working showed by the result.This frequency measuring module has been proved to be high_accurate,stable and reliable in the practical application.

Keywords:PC104;CPLD;synchronous multi_period frequency measurement;VHDL

隨著科學(xué)技術(shù)的發(fā)展,嵌入式產(chǎn)品在軍事領(lǐng)域的應(yīng)用日益廣泛,特別是在各種系統(tǒng)的自動(dòng)化測(cè)試領(lǐng)域[1]。頻率測(cè)試是測(cè)試系統(tǒng)中的重要測(cè)試項(xiàng)目,在此設(shè)計(jì)一種基于PC104嵌入式計(jì)算機(jī)和CPLD的高精度測(cè)頻模件,以滿足對(duì)頻率量的測(cè)試。

1 測(cè)頻原理

傳統(tǒng)的頻率測(cè)量方法有兩種[2]:直接測(cè)頻法和測(cè)周期法。直接測(cè)頻法就是在給定的閘門信號(hào)中填入被測(cè)脈沖,通過必要的計(jì)數(shù)線路,得到填充脈沖的個(gè)數(shù),從而算出待測(cè)信號(hào)的周期。它的主要缺點(diǎn)是存在被測(cè)脈沖的±1個(gè)誤差,難以兼顧低頻和高頻實(shí)現(xiàn)等精度測(cè)量,所以測(cè)量準(zhǔn)確度較低。測(cè)周期法[3]是在一個(gè)信號(hào)周期內(nèi)記錄下基準(zhǔn)定時(shí)脈沖的個(gè)數(shù),然后換算成頻率f。主要缺點(diǎn)是存在基準(zhǔn)脈沖的±1個(gè)誤差,適用于較低頻率的測(cè)量。

多周期同步測(cè)頻方法[4]是在直接測(cè)頻的基礎(chǔ)上發(fā)展而來的,其特點(diǎn)在于測(cè)量過程中實(shí)際閘門時(shí)間不是固定值,而是被測(cè)信號(hào)周期的整數(shù)倍,即與被測(cè)信號(hào)是同步的,因此消除了對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn)生的±1個(gè)誤差,測(cè)量精度大大提高,而且達(dá)到了在整個(gè)測(cè)量頻段的等精度測(cè)量。多周期同步測(cè)頻法的原理[5,6],如圖1所示。

圖1 多周期同步測(cè)頻法原理

如圖1所示,首先,由控制線路給出閘門開啟信號(hào),計(jì)數(shù)器等到被測(cè)信號(hào)的上升沿到來時(shí),真正開始計(jì)數(shù);然后,兩組計(jì)數(shù)器分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)。當(dāng)控制線路給出閘門關(guān)閉信號(hào)后,計(jì)數(shù)器等到被測(cè)信號(hào)下降沿到來時(shí)結(jié)束計(jì)數(shù),完成一次測(cè)量過程。可以看出,實(shí)際閘門與設(shè)定閘門并不嚴(yán)格相等,但最大差值不超過被測(cè)信號(hào)的一個(gè)周期。被測(cè)頻率的計(jì)算方法為:

fx=(Nx/N0)f0(1)

式中:Nx為被測(cè)信號(hào)的計(jì)數(shù)值;N0為標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值;f0為標(biāo)準(zhǔn)頻率信號(hào)的頻率;τ為閘門時(shí)間,計(jì)數(shù)器的開閉與被測(cè)信號(hào)完全同步,即在實(shí)際閘門中包含整數(shù)個(gè)被測(cè)信號(hào)的周期,因而不存在對(duì)被測(cè)信號(hào)計(jì)數(shù)的±1個(gè)誤差。

2 硬件電路設(shè)計(jì)

如圖2所示,該模件硬件主要包括PC104控制處理模塊、CPLD測(cè)試模塊、信號(hào)調(diào)理模塊、繼電器驅(qū)動(dòng)模塊和高精度20 MHz晶振。在該系統(tǒng)中為了實(shí)現(xiàn)對(duì)多路頻率信號(hào)的測(cè)量,采用了通過繼電器控制來選擇信號(hào)的方案。通過CPLD控制繼電器的動(dòng)作,接通不同的繼電器開關(guān),被測(cè)信號(hào)通過繼電器之后,由6N137高速光電隔離器隔離、電平轉(zhuǎn)換之后送入CPLD進(jìn)行測(cè)頻。由于CPLD的I/O口驅(qū)動(dòng)電流較小,所以加了一級(jí)ULN2803驅(qū)動(dòng)器來驅(qū)動(dòng)繼電器的線包。CPLD主要完成的功能是實(shí)現(xiàn)數(shù)字頻率計(jì),采用多周期同步測(cè)頻法完成對(duì)輸入信號(hào)頻率的測(cè)量,并通過與PC104的接口邏輯,將測(cè)量結(jié)果送給PC104主機(jī),由主機(jī)進(jìn)行頻率值的計(jì)算及顯示,從而完成整個(gè)測(cè)頻模件的功能,CPLD選用Altera公司的EPM7128SQC100芯片。

圖2 模件硬件電路設(shè)計(jì)

3 軟件設(shè)計(jì)

3.1 測(cè)頻電路程序設(shè)計(jì)

對(duì)于CPLD的編程,一般有通過電路原理圖的方式和通過硬件描述語言即VHDL語言兩種方式\。第一種方式直觀性強(qiáng),較好理解,適用于小規(guī)模數(shù)字電路的設(shè)計(jì);第二種方式具有多層次描述系統(tǒng)硬件功能的能力,可讀性強(qiáng),適用于時(shí)序電路及大規(guī)模電路的設(shè)計(jì)。本文采用兩者相結(jié)合的方式,用VHDL語言實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì),用原理圖的方式實(shí)現(xiàn)了PC104主機(jī)的接口邏輯,并進(jìn)行仿真。結(jié)果表明完全可以滿足功能需求,編譯環(huán)境為Max+PlusⅡ。

以下為數(shù)字頻率計(jì)的VHDL語言源代碼[8-10]。設(shè)計(jì)了兩個(gè)32位計(jì)數(shù)器,一個(gè)8位數(shù)據(jù)選擇器及一個(gè)觸發(fā)器控制閘門信號(hào)。

LIBRARY IEEE;

USE IEEE.STD_LOGIC-1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY frequency IS

PORT (BCLK,TCLK:IN STD_LOGIC;

CLR,CL:IN STD_LOGIC;

SEL:IN STD_LOGIC_VECTOR

(2 DOWNTO 0);

START,EEND:OUT STD_LOGIC;

DATA: OUT STD_LOGIC_VECTOR

(7 DOWNTO 0));

END ENTITY frequency;

ARCHITUCTURE behavior OF frequency IS

SIGNAL BC:STD_LOGIC_VECTOR

(31 DOWNTO 0);

SIGNAL TC:STD_LOGIC_VECTOR

(31 DOWNTO 0);

SIGNAL ENA: STD_LOGIC;

BEGIN

START

CH:PROCESS (SEL)

BEGINCASE SEL IS

WHEN "000"=>DATA

WHEN "001"=>DATA

WHEN "010"=>DATA

WHEN "011"=>DATA

WHEN "100"=>DATA

WHEN "101"=>DATA

WHEN "110"=>DATA

WHEN "111"=>DATA

WHEN OTHERS =>

DATA

END CASE;END PROCESS;

BF:PROCESS (BCLK,CLR)

BEGIN IF CLR=′1′ THEN

BC 0);

ELSIF (BCLK′EVENT AND BCLK=′1′) THEN

IF ENA = ′1′ THEN

BC

END IF;END IF;END PROCESS;

TF:PROCESS (BCLK,CLR)

BEGIN IF CLR=′1′ THEN

TC 0);

ELSIF (BCLK′EVENT AND BCLK=′1′) THEN

IF ENA = ′1′ THEN

TC

END IF;END IF;END PROCESS;

TR:PROCESS (TCLK,CLR)

BEGIN

IF (TCLK′EVENT AND TCLK=′1′) THEN

ENA

END IF;END PROCESS;

EN:PROCESS (ENA)

BEGIN

IF (ENA′EVENT AND ENA=′0′) THEN

EEND

END IF;END PROCESS;

END ARCHITUCTURE behavior;

以上程序通過軟件編譯后生成數(shù)字頻率計(jì)的邏輯功能模塊圖如圖3所示。

以下是程序的仿真波形(見圖4),標(biāo)準(zhǔn)頻率為20 MHz,被測(cè)信號(hào)頻率為0.1 MHz,仿真時(shí)間設(shè)為120 μs。

圖3 數(shù)字頻率計(jì)邏輯功能模塊圖

圖4 數(shù)字頻率計(jì)仿真結(jié)果

從仿真的結(jié)果可以看出,在定時(shí)脈沖CL到來時(shí),計(jì)數(shù)器并沒有開始計(jì)數(shù),而是等到被測(cè)信號(hào)的上升沿到來時(shí),START信號(hào)才開啟,計(jì)數(shù)器開始計(jì)數(shù),定時(shí)脈沖結(jié)束時(shí),計(jì)數(shù)器也是等到被測(cè)信號(hào)的上升沿到來時(shí)才結(jié)束計(jì)數(shù),實(shí)現(xiàn)了多周期同步測(cè)頻。圖4中被測(cè)信號(hào)頻率的計(jì)算方法如式(1)所示。與系統(tǒng)預(yù)設(shè)值相同,可以實(shí)現(xiàn)所需的功能。

3.2 PC104接口電路實(shí)現(xiàn)

該設(shè)計(jì)中PC104接口電路部分在Max+PlusⅡ中用原理圖的方式實(shí)現(xiàn)。使用的PC104總線信號(hào)有地址線A0~A9、數(shù)據(jù)線D0~D7、讀寫信號(hào)線IOR/IOW、復(fù)位信號(hào)RESET、中斷信號(hào)IRQ3、地址允許線AEN。在PC104總線的接口電路部分遵循一個(gè)原則:就是輸出加鎖存,輸入加緩沖驅(qū)動(dòng)。該接口電路示意如圖5所示,首先地址線的A3~A9位與外部波段開關(guān)設(shè)置地址及AEN信號(hào)通過譯碼電路中的比較器進(jìn)行比較,若相同,則說明該模塊被選中,然后根據(jù)A0~A2的譯碼結(jié)果,結(jié)合讀寫信號(hào)線產(chǎn)生輸出鎖存器74HC273及輸入緩沖器74HC244的脈沖信號(hào)或使能信號(hào),完成對(duì)數(shù)字頻率計(jì)及外部電路的讀寫及控制。在總線工作方式上采用中斷方式。設(shè)計(jì)中,將計(jì)數(shù)器的實(shí)際計(jì)數(shù)結(jié)束信號(hào)EEND作為總線的中斷觸發(fā)信號(hào)IRQ3,以此來提高PC104總線的工作效率。該接口邏輯的仿真結(jié)果如圖6所示。

從仿真結(jié)果可以看出,接口邏輯可以很好地控制外部繼電器的接通,產(chǎn)生清零及定時(shí)脈沖,并能正確地讀取數(shù)字頻率計(jì)的計(jì)數(shù)結(jié)果,實(shí)現(xiàn)模塊預(yù)定的功能。該接口邏輯已在實(shí)驗(yàn)中得到了驗(yàn)證。

3.3 PC104應(yīng)用程序設(shè)計(jì)

在調(diào)試該模件時(shí)系統(tǒng)采用Windows Me操作系統(tǒng),編譯環(huán)境采用TC 3.0。主程序包括系統(tǒng)初始化、中斷初始化、接通繼電器及產(chǎn)生清零和定時(shí)脈沖模塊。在中斷服務(wù)程序中主要完成了讀取計(jì)數(shù)值、計(jì)算頻率值及顯示打印功能。它的程序流程圖如圖7所示,在此不再列出具體代碼列。

圖5 PC104總線接口邏輯

圖6 PC104總線接口邏輯仿真結(jié)果

圖7 PC104應(yīng)用程序流程圖

4 實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)采用的方法是將板載的20 MHz的晶振在CPLD內(nèi)部分別進(jìn)行2分頻和20分頻,得到10 MHz和1 MHz的信號(hào),然后再將這兩個(gè)頻率信號(hào)分別進(jìn)行2,4,6,8分頻,得到共9個(gè)被測(cè)信號(hào),閘門時(shí)間為1 s,測(cè)試結(jié)果如表1所示。

表1 測(cè)試結(jié)果

被測(cè)頻率值實(shí)測(cè)值誤差

1 MHz1.000 000 MHz0

5 MHz5.000 000 MHz0

2.5 MHz2.500 000 MHz0

1.25 MHz1.250 000 MHz0

0.625 MHz0.625 000 MHz0

500 kHz500.000 000 kHz0

250 kHz250.000 000 kHz0

125 kHz125.000 000 kHz0

62.5 kHz62.498 295 kHz2.7×10-5

由測(cè)試結(jié)果可以看出,模件的測(cè)頻精度較高,完全能夠滿足一般性測(cè)試系統(tǒng)的需要。

5 結(jié) 語

采用多周期同步測(cè)頻技術(shù)設(shè)計(jì)并實(shí)現(xiàn)了基于PC104總線和CPLD的測(cè)頻模件。給出硬件設(shè)計(jì)原理圖和數(shù)字頻率計(jì)的VHDL程序源代碼,PC104總線的接口邏輯電路,最后得出仿真結(jié)果,編制了PC104總線應(yīng)用程序。實(shí)際應(yīng)用表明,該模件精度高,穩(wěn)定性好,能夠很好地完成對(duì)頻率量測(cè)試的任務(wù)。

參考文獻(xiàn)

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數(shù)字頻率計(jì)范文第5篇

在測(cè)量技術(shù)中，使用比較廣泛的是對(duì)寬頻率范圍的時(shí)間和寬的頻率測(cè)量技術(shù)。而數(shù)字式的頻率和時(shí)間的測(cè)量技術(shù)具有精度高，讀數(shù)方便等優(yōu)點(diǎn)，因而成為當(dāng)前普遍使用的時(shí)間和頻率的測(cè)量方式。雖然構(gòu)成測(cè)量頻率的儀器使用直接計(jì)數(shù)的方法構(gòu)成是最簡(jiǎn)單的，但是直接計(jì)數(shù)方法的測(cè)量精度并不高，而且隨著被測(cè)信號(hào)頻率的變化測(cè)量精度也會(huì)變化，而多周期同步測(cè)量的方法雖然沒有在實(shí)質(zhì)上達(dá)到提高測(cè)量精度的目的，但是對(duì)高低頻信號(hào)能實(shí)現(xiàn)相同的測(cè)量分辨率[1]。這種測(cè)頻方法在實(shí)現(xiàn)高精度頻率測(cè)量的同時(shí)大大減少了對(duì)硬件的需求，從而對(duì)電路的體積也實(shí)現(xiàn)了小型化。

2.基本原理

使用多周期同步法測(cè)頻技術(shù)，可以提高測(cè)量精度，并且可以實(shí)現(xiàn)整個(gè)測(cè)量頻段內(nèi)的等精度測(cè)量，其原理就是多周期同步法測(cè)頻技術(shù)的閘門時(shí)間隨著被測(cè)信號(hào)周期的變化而變化，實(shí)現(xiàn)了與被測(cè)信號(hào)周期的同步，從而消除了對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn)生的誤差[2]。

如圖1，一開始，閘門電路等待時(shí)基閘門電路發(fā)出的開啟信號(hào)，計(jì)數(shù)器檢測(cè)到被測(cè)信號(hào)的上升沿后才開始計(jì)數(shù)[3]。接著，計(jì)數(shù)器A對(duì)被測(cè)信號(hào)計(jì)數(shù)，計(jì)數(shù)器B對(duì)時(shí)基脈沖技術(shù)。而當(dāng)閘門關(guān)閉等到時(shí)基閘門電路給出的信號(hào)后，兩組計(jì)數(shù)器一直等到被測(cè)信號(hào)上升沿到來的時(shí)刻才真正結(jié)束計(jì)數(shù)，從而完成一次測(cè)量過程?？梢钥闯鰰r(shí)基閘門與設(shè)定的閘門并不是嚴(yán)格相等，但最大差值不會(huì)超過被測(cè)信號(hào)的一個(gè)周期，被測(cè)信號(hào)的計(jì)數(shù)值是準(zhǔn)確的不存在±1誤差。

被測(cè)信號(hào)頻率的計(jì)算方法如下：

設(shè)被測(cè)信號(hào)的計(jì)數(shù)值為N，對(duì)時(shí)基信號(hào)的計(jì)數(shù)值為N0，時(shí)基信號(hào)的頻率為，閘門時(shí)間為，則被測(cè)信號(hào)的頻率為：

計(jì)數(shù)器的開閉與被測(cè)信號(hào)是完全同步的，即在實(shí)際閘門中包含整數(shù)個(gè)被測(cè)信號(hào)的完整周期，因而不存在對(duì)被測(cè)信號(hào)計(jì)數(shù)的±1誤差，由上式微分可得：

得到測(cè)量分辨率為：

由上式可以看出，測(cè)量分辨率與被測(cè)信號(hào)頻率的大小無關(guān)，僅與實(shí)際閘門時(shí)間及時(shí)基頻率有關(guān)，即實(shí)現(xiàn)了被測(cè)頻帶內(nèi)的等精度測(cè)量。閘門時(shí)間越長(zhǎng)，時(shí)基頻率越高，分辨率越高。

3.軟件各模塊設(shè)計(jì)與仿真

3.1 時(shí)基閘門模塊

時(shí)基閘門模塊的主要功能是為兩個(gè)計(jì)數(shù)器提供清零信號(hào)和時(shí)基閘門信號(hào)，同時(shí)為計(jì)數(shù)器A提供結(jié)果輸出的控制信號(hào)。由于整個(gè)系統(tǒng)的標(biāo)準(zhǔn)頻率信號(hào)為50MHz，量程為5Hz—200MHz，為了盡量提高測(cè)量精度，采用的閘門時(shí)間為1s。具體實(shí)現(xiàn)方法為將標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)分頻計(jì)數(shù)產(chǎn)生2Hz左右的信號(hào)，將該信號(hào)的高電平作為閘門時(shí)間，在信號(hào)的低電平的時(shí)刻，根據(jù)計(jì)數(shù)器的計(jì)數(shù)值，先后分別產(chǎn)生數(shù)據(jù)輸出信號(hào)和清零信號(hào)。圖2是該模塊的仿真結(jié)果。

3.2 計(jì)數(shù)模塊

具體的實(shí)現(xiàn)方式為，首先由時(shí)基閘門電路給出閘門開啟信號(hào)，此時(shí)，計(jì)數(shù)器A和B并不開始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來時(shí)，計(jì)數(shù)器A才真正開始計(jì)數(shù)，與此同時(shí)計(jì)數(shù)器A輸出另一個(gè)閘門開啟信號(hào)，計(jì)數(shù)器B接到A的閘門信號(hào)后開始計(jì)數(shù)。然后，兩組計(jì)數(shù)器分別對(duì)被測(cè)信號(hào)和時(shí)基脈沖計(jì)數(shù)。當(dāng)時(shí)基閘門電路給出閘門關(guān)閉信號(hào)后，計(jì)數(shù)器A和B并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)上升沿到來的時(shí)刻計(jì)數(shù)器A才真正結(jié)束計(jì)數(shù)，與此同時(shí)計(jì)數(shù)器A輸出一個(gè)閘門關(guān)閉信號(hào)，計(jì)數(shù)器B收到該信號(hào)后停止計(jì)數(shù)，完成一次測(cè)量過程?？梢钥闯?，實(shí)際閘門與設(shè)定的閘門并不嚴(yán)格相等，但最大差值不超過被測(cè)信號(hào)的一個(gè)周期，被測(cè)信號(hào)的計(jì)數(shù)值是準(zhǔn)確的不存在±1誤差。

3.3 運(yùn)算處理單元

運(yùn)算處理單元是整個(gè)系統(tǒng)最復(fù)雜的部分，也是整個(gè)系統(tǒng)消耗資源最多的部分。整個(gè)運(yùn)算處理單元要完成兩個(gè)計(jì)數(shù)結(jié)果的運(yùn)算處理，同時(shí)將處理得到的二進(jìn)制結(jié)果轉(zhuǎn)換成二進(jìn)制的BCD碼。本設(shè)計(jì)中乘法器的設(shè)計(jì)直接采用綜合工具元件庫內(nèi)的乘法器，用booth編碼和WALLACE TREE的結(jié)構(gòu)實(shí)現(xiàn)。倒數(shù)單元采用除法器實(shí)現(xiàn)，考慮到是無符號(hào)的除法，本設(shè)計(jì)中采用的是基本的存儲(chǔ)式除法器。BCD碼的轉(zhuǎn)換主要采用除法器和加法器實(shí)現(xiàn)，由于本設(shè)計(jì)要得到除法運(yùn)算的商和余數(shù)。所以除法器的設(shè)計(jì)沒有采用乘法器實(shí)現(xiàn)，而直接采用常系數(shù)除法器完成除10運(yùn)算。圖3是該模塊的方框圖。

4.實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)測(cè)試數(shù)據(jù)如表1所示。

`5.結(jié)束語

本文所采用的等精度頻率測(cè)量原理，由被測(cè)信號(hào)來啟動(dòng)計(jì)數(shù)器的時(shí)基閘門，實(shí)現(xiàn)了被測(cè)信號(hào)的無誤差計(jì)數(shù)。實(shí)驗(yàn)表明，該頻率計(jì)基本達(dá)到了預(yù)期的設(shè)計(jì)指標(biāo)?？朔藗鹘y(tǒng)的直接測(cè)頻法和測(cè)周法的缺點(diǎn)，能在頻率范圍變化較大時(shí)，都有比較高的測(cè)量精度。

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