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組合電路的設(shè)計(jì)范文第1篇

關(guān)鍵詞：組合邏輯電路分析 設(shè)計(jì)

中圖分類號(hào)： TP331.1 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)：

1 組合邏輯電路的分析

組合邏輯電路的分析過(guò)程如下：

(1)由給定的邏輯電路圖，寫出輸出端的邏輯表達(dá)式；

(2)列出真值表；

(3)從真值炭概括出邏輯功能；

(4)對(duì)原電路進(jìn)行改進(jìn)設(shè)計(jì)，尋找最佳方案。

舉例說(shuō)明分析過(guò)程如下：

已知邏輯電路如圖1所示，分析其功能。

解：第一步：寫出邏輯表達(dá)式。由前級(jí)到后級(jí)寫出各個(gè)門的輸出函數(shù)

第二步：如出真值表，如表2所示。

第三步；邏輯功能描述。真值表已經(jīng)全面地反映了該電路的邏輯功能。下面用文字描

述其功能。達(dá)一步對(duì)初學(xué)者有一定的困難，但通過(guò)多練習(xí)，多接觸邏輯學(xué)問(wèn)題，也不難

掌握。

由真值表可以看出，在輸入三變量中，只要有兩個(gè)以上變量為1，則輸出為1，故該電路可概括為：三變量多數(shù)表決器。

第四步；檢驗(yàn)該電路設(shè)計(jì)是否最簡(jiǎn)，并改進(jìn)。

畫出卡諾圖，化簡(jiǎn)結(jié)果與原電路一致，說(shuō)明原設(shè)計(jì)合理，無(wú)改進(jìn)的必要。

（圖1） （圖2）

2組合邏輯電路的設(shè)計(jì)

電路設(shè)計(jì)的任務(wù)就是根據(jù)功能設(shè)計(jì)電路。一般按如下步驟進(jìn)行：

(1)將文字描述的邏輯命題變換為真值表，這是十分重要的一步。作出真值表前要仔

細(xì)分析解決邏輯問(wèn)題的條件，作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。

(2)進(jìn)行函數(shù)化簡(jiǎn)，化簡(jiǎn)形式應(yīng)依據(jù)選擇什么門而定。

(3)根據(jù)化簡(jiǎn)結(jié)果和選定的門電路，畫出邏輯電路。

（例2）設(shè)計(jì)三變量表決器，其中A具有否決權(quán)。

解第一步：列出真值表。

設(shè)A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。對(duì)于變量我們作如下規(guī)

定：A、B、C為1表示贊成，為0表示反對(duì)。F＝1表示通過(guò)，F(xiàn)＝0表示被否決。真值表如

圖3所示。

第二步：函數(shù)化簡(jiǎn)。

我們選用與非門來(lái)實(shí)現(xiàn)。畫出卡諾圖，其化簡(jiǎn)過(guò)程如圖4所示，邏輯電路如圖5所示。

（圖3）

（圖4）（圖5）

參考文獻(xiàn)：

1、羅朝杰．?dāng)?shù)字邏輯設(shè)計(jì)基礎(chǔ)．北京：人民郵電出版社，1982．

2、(美)納爾遜(Neslon，V．P．)，等．?dāng)?shù)字邏輯電路分析與設(shè)計(jì)．英文影印本．

華大學(xué)出版社，1997．

3、王毓銀．脈沖與數(shù)字電路．3版．北京：高等教育出版社，1999．

組合電路的設(shè)計(jì)范文第2篇

關(guān)鍵詞：口袋實(shí)驗(yàn)室；數(shù)字邏輯；組合邏輯電路；嵌入式系統(tǒng)

中圖分類號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2016）28-0268-03

口袋實(shí)驗(yàn)室，又稱無(wú)墻實(shí)驗(yàn)室，就是讓學(xué)生人手一個(gè)迷你“口袋實(shí)驗(yàn)箱”，上課帶來(lái)、下課帶走，課程結(jié)束時(shí)歸還。學(xué)生有了一個(gè)小的實(shí)驗(yàn)平臺(tái)，就可以結(jié)合課程內(nèi)容，隨時(shí)隨地進(jìn)行課程實(shí)驗(yàn)；同時(shí)，激蕩在學(xué)生頭腦中的創(chuàng)新想法可以即時(shí)得到驗(yàn)證，激發(fā)他們主動(dòng)學(xué)習(xí)的興趣。

口袋實(shí)驗(yàn)室這種形式使實(shí)驗(yàn)設(shè)備突破了實(shí)驗(yàn)室的限制、實(shí)驗(yàn)課時(shí)的限制，能夠把最新的技術(shù)補(bǔ)充到學(xué)生的課余學(xué)習(xí)中，讓學(xué)生隨時(shí)隨地都能進(jìn)行實(shí)驗(yàn)，從而最大程度地實(shí)現(xiàn)了實(shí)驗(yàn)室的開(kāi)放。

目前口袋實(shí)驗(yàn)室理念在國(guó)內(nèi)多所高校已得到廣泛的認(rèn)可和貫徹，如清華大學(xué)、北京大學(xué)、哈爾濱工業(yè)大學(xué)、復(fù)旦大學(xué)、同濟(jì)大學(xué)、上海交通大學(xué)、東南大學(xué)、華中科技大學(xué)等都建起了數(shù)量、規(guī)模各異的口袋實(shí)驗(yàn)室。

本組合邏輯電路設(shè)計(jì)就是基于Xilinx（賽靈思公司）Basys3口袋實(shí)驗(yàn)室的。在性能更好的NEXYS4或ZYBO實(shí)驗(yàn)板上也可實(shí)現(xiàn)。

1 口袋實(shí)驗(yàn)室之核心硬件Basys3

Basys3 實(shí)驗(yàn)板（見(jiàn)圖1）是一款采用Xilinx最新7系列的數(shù)字電路入門級(jí)開(kāi)發(fā)平臺(tái)，該平臺(tái)主芯片為Xilinx Artix系列中的最小型號(hào) XC7A35T。它包含5200個(gè)slice資源，相當(dāng)于33，280個(gè)邏輯單元。每個(gè)slice包含4個(gè)6輸入查找表（LUT），8個(gè)觸發(fā)器 。容量為1800kb的塊狀RAM 以及5個(gè)時(shí)鐘管理單元，每個(gè)單元帶有一個(gè)鎖相環(huán)。Basys3同時(shí)也是一款入門級(jí)的FPGA實(shí)驗(yàn)板，專門針對(duì)Vivado Design Suite而設(shè)計(jì)，具有Xilinx Artix-7 FPGA架構(gòu)。Basys3包含了所有Basys系列板卡的標(biāo)準(zhǔn)功能：完備的硬件規(guī)格，大 量的板載IO設(shè)備，所有需要FPGA支持的電路，以及免費(fèi)的開(kāi)發(fā)工具，上手即用。

采用Basys3 可以實(shí)施更貼近嵌入式方向?qū)I(yè)要求的數(shù)字邏輯實(shí)驗(yàn)項(xiàng)目，形成符合嵌入式方向?qū)I(yè)要求的數(shù)字邏輯實(shí)驗(yàn)課程?？山鉀Q現(xiàn)有《數(shù)字邏輯》實(shí)驗(yàn)課程的教學(xué)要求與嵌入式方向?qū)I(yè)要求相比有些偏低的問(wèn)題。同時(shí)可以解決現(xiàn)有面向嵌入式方向的基礎(chǔ)實(shí)驗(yàn)課程實(shí)驗(yàn)平臺(tái)各異，實(shí)驗(yàn)內(nèi)容不夠貫通的問(wèn)題。

2 口袋實(shí)驗(yàn)室之核心軟件Vivado

賽靈思在全球業(yè)界第一個(gè)發(fā)貨和量產(chǎn)28nm 7系列器件后，2012年又推出了“Vivado”這一全新的FPGA設(shè)計(jì)套件，很可能在將來(lái)取代已經(jīng)面世18年之久的賽靈思ISE設(shè)計(jì)套件。Vivado的推出，不僅僅是讓設(shè)計(jì)的界面更加漂亮（如圖2所示），更重要的是它帶給行業(yè)的那種體現(xiàn)在設(shè)計(jì)手段和設(shè)計(jì)方法上的的創(chuàng)新。眾所周知，對(duì)于電子設(shè)計(jì)工程師來(lái)說(shuō)，一方面要求FPGA能實(shí)現(xiàn)所有的數(shù)字系統(tǒng)功能，包括：數(shù)字邏輯、嵌入式系統(tǒng)和數(shù)字信號(hào)處理等等；另一方面又要求基于FPGA的設(shè)計(jì)就像他們使用“C”語(yǔ)言給CPU、MCU編程那樣的簡(jiǎn)單。Vivado將這兩個(gè)看起來(lái)相互矛盾的夢(mèng)想變成了現(xiàn)實(shí)。

在Vivado 2014.3環(huán)境下如同前期的ISE環(huán)境，可以非常方便地運(yùn)用Verilog HDL語(yǔ)言的編程開(kāi)發(fā)流程，包括源程序的輸入、編譯、模擬仿真及程序下載。

通過(guò)學(xué)習(xí)Verilog硬件描述語(yǔ)言，以及利用Verilog HDL進(jìn)行數(shù)字電路設(shè)計(jì)和FPGA開(kāi)發(fā)的方法。可讓學(xué)生初步掌握代表當(dāng)今數(shù)字邏輯設(shè)計(jì)前沿的FPGA開(kāi)發(fā)的設(shè)計(jì)流程。除基本組合邏輯電路實(shí)驗(yàn)外，還可以追加時(shí)序邏輯電路的設(shè)計(jì)實(shí)驗(yàn)、。

3 口袋實(shí)驗(yàn)室之組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)

本實(shí)驗(yàn)所用口袋實(shí)驗(yàn)室為Basys3電路板，板上的LED燈是共陰極的連接方式，當(dāng)輸入高電平‘1’時(shí)，LED亮；當(dāng)撥動(dòng)開(kāi)關(guān)靠近數(shù)字標(biāo)稱端輸出為低電平‘0’。

3.1 簡(jiǎn)單門電路的實(shí)現(xiàn)

在數(shù)字電路中，二輸入與門電路、或門電路、非門電路、與非門電路、或非門電路和異或門電路的邏輯表達(dá)式如下所示，真值表如表1。

下面分別給出這些門電路的行為描述方式（Behavioral）和邏輯寄存器傳輸描述方式（Register Transfer Level，RTL）?？梢钥闯觯袨槊枋龇绞胶瓦壿嫳磉_(dá)式十分接近，而寄存器傳輸描述方式則是以真值表為依據(jù)進(jìn)行編寫的。 具體操作步驟如下：

（1） 利用向?qū)?，建立一個(gè)新項(xiàng)目，工程名為expe1，頂層文件名也指定為gate。

（2） 新建一個(gè)Verilog HDL文件。

（3） 在Verilog HDL文件中輸入程序：

a 行為描述方式源程序：

module gate（a，b，c1，c2，c3，c4，c5，c6）；

input a，b；

output c1，c2，c3，c4，c5，c6；

assign c1=a&b；

assign c2=a|b；

assign c3=～a；

assign c4=～（a&b）；

assign c5=～（a|b）；

assign c6=a^b；

endmodule

b 寄存器傳輸描述方式源程序：

module gate（a，b，c1，c2，c3，c4，c5，c6）；

input a，b；

output c1，c2，c3，c4，c5，c6；

reg c1，c2，c3，c4，c5，c6；

always@（a or b） begin

case（{a，b}）

2'b00：

begin

c1

end

2'b01：

begin

c1

end

2'b10：

begin

c1

end

2'b11：

begin

c1

end

default：

begin

c1

end

endcase

end

endmodule

（1） 進(jìn)行語(yǔ)法檢查和綜合編譯。

（2） 編寫testbench，進(jìn)行時(shí)序仿真。

（3） 分配管腳，生成*.bit文件（管腳分配可參照后續(xù)實(shí)驗(yàn)結(jié)果部分）。

（4） 下載。

3.2 三態(tài)門電路的實(shí)現(xiàn)

在數(shù)字電路中，三態(tài)門電路是在普通門電路的基礎(chǔ)上附加控制電路構(gòu)成的。三態(tài)門主要用于可編程邏輯器件管腳的雙向口設(shè)置。三態(tài)門的邏輯電路圖如圖3所示，真值表如表2。

根據(jù)三態(tài)門的邏輯電路圖和真值表，不難看出三態(tài)門電路的基本工作原理是：當(dāng)控制端口的輸入使能信號(hào)EN=’1’，那么直接將輸入端口的數(shù)據(jù)送到輸出端口上；當(dāng)控制端口的輸入使能信號(hào)EN=’0’，那么這時(shí)輸出端口呈高阻狀態(tài)。 具體操作步驟如下：

（1） 利用向?qū)?，建立一個(gè)新項(xiàng)目，工程名為expe2，頂層文件名也指定為tri_gate。

（2） 新建一個(gè)Verilog HDL文件。

（3） 在Verilog HDL文件中輸入程序：

module tri_gate（din，en，dout）；

input din，en；

output dout；

reg dout；

always@（din or en） begin

if（en==1） dout

else dout

end

endmodule

（4） 進(jìn)行語(yǔ)法檢查和綜合編譯。

（5） 進(jìn)行時(shí)序仿真。

（6） 重新分配管腳，生成*.bit文件（管腳分配可參照實(shí)驗(yàn)結(jié)果部分）。

（7） 下載。

3.3 實(shí)驗(yàn)結(jié)果

1） 兩輸入與門電路的管腳分配表和實(shí)驗(yàn)結(jié)果對(duì)照表見(jiàn)表3、表4。

2） 二輸入或門電路、非門電路、與非門電路、或非門電路和異或門電路的管腳分配表和實(shí)驗(yàn)結(jié)果對(duì)照表見(jiàn)表5、表6。

3） 三態(tài)門電路的管腳分配表和實(shí)驗(yàn)結(jié)果對(duì)照表見(jiàn)表7、表8。

4 結(jié)束語(yǔ)

本組合邏輯電路設(shè)計(jì)是基于Xilinx（賽靈思公司）Basys3口袋實(shí)驗(yàn)室實(shí)現(xiàn)的，主要內(nèi)容為簡(jiǎn)單門電路和三態(tài)門電路。在此口袋實(shí)驗(yàn)室的電路板上還可以實(shí)現(xiàn)編碼/譯碼器，比較器，全加器等組合邏輯功能。項(xiàng)目中使用的口袋實(shí)驗(yàn)室由于其優(yōu)秀的軟、硬件平臺(tái)，在本科教學(xué)中有多方面的應(yīng)用價(jià)值。

1）在Vivado 2014.3環(huán)境下，可推動(dòng)Verilog HDL基本語(yǔ)法的學(xué)習(xí)，有利于學(xué)生掌握Verilog HDL編程設(shè)計(jì)的基礎(chǔ)。 而Verilog HDL和VHDL并稱為業(yè)界最流行的兩種硬件描述語(yǔ)言，其重要性不言而喻。

2）在本科嵌入式方向的《數(shù)字邏輯》、《計(jì)算機(jī)組成原理》、《計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)》三門課程間有一條銜接與貫通的主線：即由計(jì)算機(jī)組成基礎(chǔ)部件到單/多周期CPU和中斷/IO處理CPU，再到基本流水線CPU。本實(shí)驗(yàn)平臺(tái)可直接應(yīng)用于這三門課程。不僅能節(jié)約學(xué)生熟悉實(shí)驗(yàn)平臺(tái)的時(shí)間，而且同一實(shí)驗(yàn)平臺(tái)有利于他們溫故而知新。

3）讓嵌入式方向的學(xué)生開(kāi)始學(xué)習(xí)滿足較高專業(yè)需求的實(shí)驗(yàn)內(nèi)容。打通面向嵌入式方向的基礎(chǔ)實(shí)驗(yàn)課程的教學(xué)內(nèi)容，有利于學(xué)生較系統(tǒng)、深刻地掌握滿足專業(yè)要求的軟硬件知識(shí)，鍛煉他們的系統(tǒng)設(shè)計(jì)能力。

參考文獻(xiàn)：

[1] 白中英，謝松云等.數(shù)字邏輯[M].6版.北京：科學(xué)出版社，2013.

[2] RichardE.Haskell著，鄭利浩譯.FPGA數(shù)字邏輯設(shè)計(jì)教程―Verilog[M].北京：電子工業(yè)出版社，2013.

[3] 何賓.Xilinx FPGA設(shè)計(jì)權(quán)威指南：Vivado集成設(shè)計(jì)環(huán)境[M].北京：清華大學(xué)出版社，2014.

組合電路的設(shè)計(jì)范文第3篇

關(guān)鍵字:數(shù)字電路;組合邏輯電路;時(shí)序邏輯電路

中圖分類號(hào):TN79文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào):1673-0992(2010)06A-0042-01

眾所周知,近年,科學(xué)技術(shù)的不斷進(jìn)步帶動(dòng)許多行業(yè)發(fā)生了翻天覆地的變化,電子信息行業(yè)走在了科學(xué)發(fā)展的前列,表現(xiàn)尤為突出的是數(shù)字電子技術(shù),科學(xué)進(jìn)步的浪潮中它迅速前進(jìn),已成為當(dāng)前發(fā)展最快的學(xué)科之一,數(shù)字邏輯器件已從60年代的小規(guī)模集成電路(SSI)發(fā)展到目前的中、大規(guī)模集成電路(MSI、LSI)及超大規(guī)模集成電路(VLSI)。那么,邏輯器件的變化也會(huì)影響整個(gè)數(shù)字邏輯電路的發(fā)展。

一、數(shù)字電路的狀態(tài)

數(shù)字電路顧名思義就是對(duì)數(shù)字信號(hào)進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路,它只有兩個(gè)狀態(tài)就是0和1。在數(shù)字電路中,低電平用0表示,高電平用1表示,有時(shí)低電位也用字母L(Light)表示,而高電位用字母H(High)表示。另外在對(duì)0和1理解時(shí),還會(huì)有時(shí)間限制,因?yàn)閿?shù)字0、1表示電路狀態(tài),結(jié)合時(shí)間看電路時(shí),要明白電路工作時(shí)序。

二、數(shù)字邏輯電路的基本定律

數(shù)字電路的設(shè)計(jì)在生活中使用非常廣泛,但是怎樣設(shè)計(jì)出符合要求的電路,這就是一門技術(shù)活了。因此理解數(shù)字電路設(shè)計(jì),重點(diǎn)在基本概念和基本方法上。數(shù)字設(shè)計(jì)中邏輯代數(shù)基本定律、組合邏輯和時(shí)序邏輯的概念是分析和設(shè)計(jì)數(shù)字系統(tǒng)的基礎(chǔ),也是設(shè)計(jì)大規(guī)模集成芯片的基礎(chǔ),所以我們?cè)谡f(shuō)數(shù)字電路設(shè)計(jì)之前就要先了解邏輯代數(shù)的基本知識(shí)定律。邏輯代數(shù)是英國(guó)數(shù)學(xué)家喬治.布爾(Geroge . Boole)于1847年首先進(jìn)行系統(tǒng)論述的,也稱布爾代數(shù)。 所研究的是兩值變量的運(yùn)算規(guī)律,即0,1表示兩種不同的邏輯狀態(tài),稱這種只有兩種對(duì)立邏輯狀態(tài)的邏輯關(guān)系為二值邏輯。在邏輯代數(shù)中我們最先了解的就是進(jìn)制的轉(zhuǎn)換,計(jì)算機(jī)系統(tǒng)中一般二進(jìn)制、八進(jìn)制、十進(jìn)制、十六進(jìn)制是了解最多的,轉(zhuǎn)換這些進(jìn)制也是最容易的,掌握其中的計(jì)算方法就能得到。

三、數(shù)字電路設(shè)計(jì)―組合邏輯和時(shí)序邏輯

在做數(shù)字電路設(shè)計(jì)時(shí)主要就是組合邏輯電路設(shè)計(jì)和時(shí)序邏輯電路設(shè)計(jì)。從一方面說(shuō),這兩種電路的設(shè)計(jì)是數(shù)字電路中的一個(gè)最基本的也是最重要的部分,只有會(huì)做這兩種電路的設(shè)計(jì)才算是對(duì)數(shù)字電路入門了。所以我們先對(duì)這兩種設(shè)計(jì)作下簡(jiǎn)單的介紹。

如果說(shuō)邏輯電路設(shè)計(jì)是數(shù)字電路的最基礎(chǔ)的組成部分,那么門電路就是帶動(dòng)這些部分運(yùn)轉(zhuǎn)的重要元素,就像是一部機(jī)器,門電路就是機(jī)器中的零件,大家都知道零件在機(jī)器的運(yùn)轉(zhuǎn)中起著不容小覷的作用,如果在某個(gè)部位因?yàn)橐粋€(gè)小零件的出錯(cuò),可能會(huì)導(dǎo)致整個(gè)機(jī)器出故障。邏輯電路中最基本的門電路通常是與門、或門、非門。與門是邏輯與運(yùn)算的單元電路;或門是邏輯或運(yùn)算的單元電路;非門,也叫反相器,是實(shí)現(xiàn)邏輯非運(yùn)算的電路。在實(shí)際的應(yīng)用中并不是把它們直接使用,而是將它們組合成復(fù)合邏輯運(yùn)算與非、或非、與或非、異或、同或等常用的門來(lái)實(shí)現(xiàn)其功能。我們?cè)谌粘Ｉ钪幸?jiàn)得最多的就是交通燈的控制,就是用組合邏輯電路設(shè)計(jì)成的。在組合邏輯電路的設(shè)計(jì)中,利用門電路的組合完成的很多電路的設(shè)計(jì),編碼器、譯碼器就是組合邏輯電路中的器件,組成的液晶顯示器LCD,數(shù)碼顯示器LED。

時(shí)序邏輯電路中,主要的零件就是集成觸發(fā)器,在各種復(fù)雜的數(shù)字電路中不但需要對(duì)二值信號(hào)進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算,還經(jīng)常需要將這些信號(hào)和運(yùn)算結(jié)果保存起來(lái),因此需要使用記憶功能的基本邏輯單元,而這種能儲(chǔ)存信號(hào)的基本單元電路就是觸發(fā)器。迄今為止,人們已經(jīng)研制出了很多種觸發(fā)器電路,根據(jù)電路結(jié)構(gòu)形式的不同,可以分為基本RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器等。這些觸發(fā)器的研制都是在前一種觸發(fā)器的基礎(chǔ)上改進(jìn)而來(lái)的,通俗的說(shuō)是后人在前人的研究發(fā)明中不斷提煉出的新器件。因此同步觸發(fā)器是建立在基本RS觸發(fā)器的基礎(chǔ)上的,基本RS觸發(fā)器輸入信號(hào)可以直接控制觸發(fā)器的狀態(tài)翻轉(zhuǎn),而在實(shí)際應(yīng)用中往往要求在約定脈沖信號(hào)到來(lái)時(shí),觸發(fā)器才能翻轉(zhuǎn),所以才有同步RS觸發(fā)器的出現(xiàn)。但是同步RS觸發(fā)器有空翻現(xiàn)象,不能正常計(jì)數(shù),因此人們又研制了主從觸發(fā)器,同樣為了克服主從觸發(fā)器的一次性變化,就有了邊沿觸發(fā)器的產(chǎn)生。

四、數(shù)字集成電路

在很多人看來(lái),數(shù)字集成電路是非常空洞的東西,因?yàn)橹皇且粔K芯片,卻能實(shí)現(xiàn)如此多的功能。那在數(shù)字集成電路中主要有哪些電路呢?常用的數(shù)字集成電路一般有CMOS電路和TTL電路兩種。CMOS電路有消耗功率低,工作電壓范圍廣和噪聲容限大的特點(diǎn),雖然在CMOS電路的輸入端已經(jīng)設(shè)置了保護(hù)電路,但由于保護(hù)二極管和限流電阻的幾何尺寸有限,它們所能承受的靜電電壓和脈沖功率均有一定限度。CMOS集成電路在儲(chǔ)存運(yùn)輸、組裝和調(diào)試過(guò)程中難免會(huì)接觸到某些帶靜電高壓的物體,所以一般要對(duì)輸入的靜電進(jìn)行保護(hù),另外CMOS還會(huì)出現(xiàn)電路鎖定效應(yīng),一般為了使用安全和方便,人們一直在研究從CMOS電路本身的設(shè)計(jì)和制造上克服鎖定效應(yīng)方法。當(dāng)然,集成電路一般的要求都非常高,它需要預(yù)先對(duì)芯片進(jìn)行設(shè)計(jì),編制一定的程序,而我們往往使用現(xiàn)成的電路,對(duì)它只做了一定的分析。

通過(guò)對(duì)數(shù)字電路的基本知識(shí)的解讀,當(dāng)然這只是很淺的一方面。而數(shù)字電路涉及到的一些專用的集成電路。由于專用集成電路(ASIC)是近期迅速發(fā)展起來(lái)的新型邏輯器件,這些器件的靈活性和通用性使它們已成為研制和審計(jì)數(shù)字系統(tǒng)的最理想器件。因此數(shù)字電路的發(fā)展在今后還有很大的空間,但是在發(fā)展的同時(shí),數(shù)字電路的基礎(chǔ)的知識(shí)是不會(huì)改變的,只會(huì)在原來(lái)的基礎(chǔ)上得到更大的改進(jìn),這需要新新的電子人來(lái)改進(jìn)數(shù)字電路的不足地方,將它所存在的每一個(gè)缺點(diǎn)進(jìn)行彌補(bǔ),使各個(gè)部分它的作用發(fā)揮到最大。

數(shù)字電路在實(shí)際運(yùn)用中將越來(lái)越廣泛,現(xiàn)在在要求普及的數(shù)字電視已經(jīng)進(jìn)入了千家萬(wàn)戶,數(shù)字化已經(jīng)成了必然的趨勢(shì)。但是任何技術(shù)知識(shí),基礎(chǔ)都是最根本,最主要的,數(shù)字電路的組成剛好是是基礎(chǔ)。數(shù)字化的時(shí)代已經(jīng)到來(lái),打好基礎(chǔ)知識(shí)是數(shù)字電路發(fā)展的前提條件。

組合電路的設(shè)計(jì)范文第4篇

關(guān)鍵字：FPGA；高速低功耗； 方法措施

FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒(méi)有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計(jì)就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計(jì)時(shí)，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密度以及功率等諸多指標(biāo)。

FPGA設(shè)計(jì)的總功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分。其中，靜態(tài)功耗是指邏輯門沒(méi)有開(kāi)關(guān)活動(dòng)時(shí)的功率消耗，主要由泄漏電流造成的，隨溫度和工藝的不同而不同。靜態(tài)功耗主要取決于所選的FPGA產(chǎn)品。

動(dòng)態(tài)功耗是指邏輯門開(kāi)關(guān)活動(dòng)時(shí)的功率消耗，在這段時(shí)間內(nèi)，電路的輸入輸出電容完成充電和放電，形成瞬間的軌到地的直通通路。與靜態(tài)功耗相比，通常有許多方法可降低動(dòng)態(tài)功耗。

為提高FPGA的數(shù)據(jù)處理速度及降低芯片功耗，邏輯電路設(shè)計(jì)應(yīng)重點(diǎn)采用以下措施：

（1）采用流水線，降低芯片功耗，提高系統(tǒng)時(shí)鐘。流水線是一種設(shè)計(jì)技巧，它在很長(zhǎng)的組合邏輯路徑中插入寄存器，寄存器雖增加了運(yùn)算周期數(shù)，卻能大大減少組合邏輯延時(shí)，提高整個(gè)系統(tǒng)工作頻率。有流水線電路在占用資源略有增加情況下，工作速度是沒(méi)有流水線電路的2倍多，可見(jiàn)，少量資源換來(lái)了芯片工作速度的成倍增加。

（2）按面積優(yōu)化組合邏輯，減小組合邏輯的復(fù)雜性，從而減少組合電路需要的邏輯門數(shù)量，邏輯門數(shù)的減少，意味著芯片功耗的降低。流水線的使用已經(jīng)保證芯片具有足夠高的處理速度，各個(gè)寄存器間的組合邏輯不再以速度為優(yōu)化目標(biāo)進(jìn)行設(shè)計(jì)，考慮到功耗要求，應(yīng)以最少的邏輯門數(shù)實(shí)現(xiàn)該功能。

（3）以原理圖描述功能模塊的數(shù)據(jù)流，以VHDL語(yǔ)言的行為語(yǔ)句描述控制流。這種邏輯電路設(shè)計(jì)思想，充分利用原理圖設(shè)計(jì)直觀、形象和VHDL輸入法簡(jiǎn)單明了的優(yōu)勢(shì)，既可以獲得具有高效率流水線結(jié)構(gòu)的同步電路，又能夠大大縮短設(shè)計(jì)時(shí)間。

（4）在電路設(shè)計(jì)過(guò)程中，應(yīng)使用“自底向上”與“自頂向下”設(shè)計(jì)相結(jié)合、“邏輯設(shè)計(jì)”與“功能仿真”交替進(jìn)行的設(shè)計(jì)技巧，以保證邏輯電路的層次化、模塊化以及功能的正確性。首先把邏輯復(fù)雜的功能模塊，分割為幾個(gè)相對(duì)簡(jiǎn)單的小模塊；然后分別設(shè)計(jì)這些小模塊，進(jìn)行功能仿真，發(fā)現(xiàn)錯(cuò)誤，修改設(shè)計(jì)，再仿真……，直到功能完全正確；再實(shí)例化小模塊，組成功能復(fù)雜的大模塊，依舊重復(fù)功能仿真、修改設(shè)計(jì)的過(guò)程；再實(shí)例化這些大模塊，構(gòu)成更上層模塊……，最后獲得功能完全正確的邏輯電路。

（5）在時(shí)鐘網(wǎng)絡(luò)上減少開(kāi)關(guān)動(dòng)作也可大幅降低功耗。多數(shù)可提供獨(dú)立全局時(shí)鐘的FPGA是分割為幾部分的，若一個(gè)設(shè)計(jì)間歇地采用部分邏輯，就可關(guān)掉其時(shí)鐘以節(jié)省功耗。最新FPGA中的PLL可禁止時(shí)鐘網(wǎng)絡(luò)并支持時(shí)鐘轉(zhuǎn)換，因此既可關(guān)掉時(shí)鐘也可轉(zhuǎn)換為更低頻率的時(shí)鐘。更小的邏輯部分能夠潛在地使用本地/局域時(shí)鐘來(lái)替代全局時(shí)鐘，因此不必使用不相稱的大型時(shí)鐘網(wǎng)絡(luò)。

（6）對(duì)易受干擾的設(shè)計(jì)而言，減少意外的邏輯干擾可大幅降低動(dòng)態(tài)功耗。意外干擾是在組合邏輯輸出時(shí)產(chǎn)生的暫時(shí)性邏輯轉(zhuǎn)換。減少這種效應(yīng)的一個(gè)方法是重新考慮時(shí)序設(shè)計(jì)，以平衡時(shí)序關(guān)鍵路徑和非關(guān)鍵路徑間的延遲。用戶可在軟件工具的幫助下應(yīng)用這種方法，例如某軟件可通過(guò)組合邏輯移動(dòng)寄存器的位置，以實(shí)現(xiàn)平衡時(shí)序。另外一種方法是引入流水線結(jié)構(gòu)，以減少組合邏輯深度，流水線還有助于增加速度。第二種方法對(duì)無(wú)意外干擾設(shè)計(jì)的效果不明顯，相反還可能增加功耗。

方便快捷的精確功率估算工具，不僅有助于設(shè)計(jì)工程師對(duì)功率進(jìn)行定量評(píng)估，同時(shí)也有助于加快產(chǎn)品設(shè)計(jì)進(jìn)度。如果在初期功率評(píng)估工具和數(shù)據(jù)表中沒(méi)有實(shí)際數(shù)據(jù)，設(shè)計(jì)工程師就不能在設(shè)計(jì)階段走得更遠(yuǎn)。獲取初期評(píng)估數(shù)據(jù)工具，可使設(shè)計(jì)人員在設(shè)計(jì)開(kāi)始之前就進(jìn)行功率估算。此外作為設(shè)計(jì)規(guī)劃，工程師可將布局和布線設(shè)計(jì)加載到更精確的功率評(píng)估持續(xù)當(dāng)中，從而得到一個(gè)更精準(zhǔn)的功耗描述。最好的評(píng)估工具可使仿真文件無(wú)縫集成到電源工具中，因而能夠獲得開(kāi)關(guān)功率的精確描述；若不能進(jìn)行仿真，則該工具也能自動(dòng)給出FPGA設(shè)計(jì)的評(píng)估參數(shù)。

參考文獻(xiàn)：

組合電路的設(shè)計(jì)范文第5篇

（西安郵電大學(xué)電子工程學(xué)院，陜西西安710121）

摘要：為了高效地利用Verilog HDL語(yǔ)言中always行為建模語(yǔ)句設(shè)計(jì)集成電路，采用比較和舉例論證的方法，總結(jié)出always語(yǔ)句中事件控制敏感信號(hào)對(duì)設(shè)計(jì)仿真的影響。always語(yǔ)句中敏感信號(hào)分為時(shí)鐘邊沿信號(hào)和電平信號(hào)，對(duì)于敏感信號(hào)為時(shí)鐘邊沿信號(hào)，仿真結(jié)果直觀簡(jiǎn)單；但是對(duì)于敏感信號(hào)為電平信號(hào)，敏感信號(hào)必須是所有的輸入和判斷語(yǔ)句的信號(hào)，否則仿真結(jié)果不確定。

關(guān)鍵詞 ：Verilog HDL；always語(yǔ)句；敏感信號(hào)；時(shí)鐘邊沿信號(hào)；時(shí)鐘電平信號(hào)

中圖分類號(hào)：TN911.6?34；TP312 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1004?373X（2015）15?0032?03

收稿日期：2015?02?26

基金項(xiàng)目：陜西省教育廳專項(xiàng)科研基金（2013JK0626）；西安郵電大學(xué)青年教師科研基金資助項(xiàng)目（101?1215；101?0473）

0 引言

硬件描述語(yǔ)言（Hardware Description Language，HDL）是一種用形式化方法來(lái)描述數(shù)字電路和系統(tǒng)的語(yǔ)言。Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的，兩種HDL 均為IEEE 標(biāo)準(zhǔn)。但是Veriolg 語(yǔ)言的很多規(guī)定與C語(yǔ)言相似，代碼簡(jiǎn)單，有大量支持仿真的語(yǔ)句與可綜合語(yǔ)句，對(duì)于初學(xué)者設(shè)計(jì)簡(jiǎn)單的數(shù)字系統(tǒng)，更容易學(xué)習(xí)和掌握[1]。所以，Verilog HDL語(yǔ)言在大規(guī)模集成電路和現(xiàn)場(chǎng)可編程門陣列設(shè)計(jì)中得到了廣泛的應(yīng)用[2?4]。

在集成電路設(shè)計(jì)中，Verilog語(yǔ)言中的always語(yǔ)句經(jīng)常用來(lái)描述時(shí)序邏輯電路和組合電路。always語(yǔ)句是一種結(jié)構(gòu)化的過(guò)程語(yǔ)句，是行為級(jí)建模的基本語(yǔ)句，它的語(yǔ)句格式為：always@（敏感事件列表），敏感事件可以是時(shí)鐘邊沿信號(hào)也可以是電平信號(hào)，分別對(duì)應(yīng)時(shí)序邏輯電路和組合邏輯電路[5]。敏感事件列表中可以包含多個(gè)敏感事件，只要所列舉的任意一種情況發(fā)生，都將激活事件控制，各個(gè)敏感事件之間是“或”的關(guān)系；但不可以同時(shí)包括電平敏感事件和邊沿敏感事件，也不可以同時(shí)包括同一個(gè)信號(hào)的上升沿和下降沿，這兩個(gè)事件可以合并為一個(gè)電平敏感事件。而且，按照語(yǔ)法要求，在always塊中只能給寄存器變量賦值。

在實(shí)際應(yīng)用中，敏感信號(hào)為時(shí)鐘邊沿信號(hào)，仿真綜合結(jié)果一般正確。但是當(dāng)敏感信號(hào)為電平信號(hào)時(shí)，情況就會(huì)變得復(fù)雜，仿真綜合結(jié)果會(huì)變得不確定。文獻(xiàn)[6]對(duì)always敏感信號(hào)與仿真結(jié)果的這種不確定性問(wèn)題也進(jìn)行了肯定，但是并沒(méi)有進(jìn)一步的分析。本文對(duì)always語(yǔ)句中的事件控制敏感信號(hào)出現(xiàn)的各種情況進(jìn)行對(duì)比探討，發(fā)掘always語(yǔ)句中敏感信號(hào)分別為時(shí)鐘邊沿信號(hào)和電平信號(hào)的差異，并通過(guò)仿真圖形去驗(yàn)證。

1 敏感信號(hào)為時(shí)鐘邊沿信號(hào)

Always語(yǔ)句中的敏感信號(hào)如果為時(shí)鐘邊沿敏感事件，一般用來(lái)表示時(shí)序邏輯電路，時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào)，而且還取決于電路原來(lái)的狀態(tài)，或者說(shuō)，還與之前的輸入有關(guān)。從電路行為上講，不管輸入如何變化，僅當(dāng)時(shí)鐘的沿（上升沿或下降沿）到達(dá)時(shí)，才有可能使輸出發(fā)生變化[7]。這里以經(jīng)常用到的D觸發(fā)器為例，其仿真圖如圖1所示。

上面所述的D 觸發(fā)器，賦值語(yǔ)句為q<=a|b，等式右端為wire型變量。再舉個(gè)多敏感信號(hào)的時(shí)序邏輯電路的例子，比如帶有清零端的16 分頻，其仿真圖如圖2所示。

只要在always塊的敏感信號(hào)表中定義有效的時(shí)鐘沿，敏感詞的作用立竿見(jiàn)影，然后使用過(guò)程賦值語(yǔ)句對(duì)信號(hào)賦值，就可以實(shí)現(xiàn)時(shí)序邏輯電路。

2 敏感信號(hào)為電平信號(hào)

always語(yǔ)句中的敏感信號(hào)如果為電平敏感事件，一般用來(lái)表示組合邏輯電路，組合邏輯電路的特點(diǎn)是輸出信號(hào)只是當(dāng)前時(shí)刻輸入信號(hào)的函數(shù)，與其他時(shí)刻的輸入狀態(tài)無(wú)關(guān)，無(wú)存儲(chǔ)電路。從電路行為上看，其特征就是輸出信號(hào)的變化僅僅與輸入信號(hào)的電平有關(guān)，不涉及對(duì)信號(hào)跳變沿的處理[8]。always電平敏感信號(hào)列表，必須將所有的輸入信號(hào)和條件判斷信號(hào)都列在信號(hào)列表中。有時(shí)不完整的信號(hào)列表會(huì)造成不同的仿真和綜合結(jié)果，因此需要保證敏感信號(hào)的完備性。在實(shí)際的PLD 器件開(kāi)發(fā)中，EDA 工具都會(huì)默認(rèn)將所有的輸入信號(hào)和條件判斷語(yǔ)句作為觸發(fā)信號(hào)，增減敏感信號(hào)列表中的信號(hào)不會(huì)對(duì)最終的執(zhí)行結(jié)果產(chǎn)生影響，因此如果期望在設(shè)計(jì)中通過(guò)修改敏感信號(hào)來(lái)得到不同的邏輯，是不能實(shí)現(xiàn)的，這也是經(jīng)常犯錯(cuò)的地方，這是因?yàn)榉抡嫫髟诠ぷ鲿r(shí)不會(huì)自動(dòng)補(bǔ)充敏感信號(hào)表。如果缺少信號(hào)，則無(wú)法觸發(fā)和該信號(hào)相關(guān)的仿真進(jìn)程，也就得不到正確的仿真結(jié)果。這里以一個(gè)2?4譯碼器為例，其仿真圖如圖3所示。

如果想用一個(gè)敏感信號(hào)來(lái)控制邏輯變化，比如當(dāng)enable信號(hào)的電平發(fā)生變化時(shí)，再去譯碼，程序如下，仿真圖如圖4所示。

由圖4 可以看出，這并不是所需的結(jié)果，這就是前面所說(shuō)的，系統(tǒng)自動(dòng)將所有的輸入作為了敏感信號(hào)。

因此，在應(yīng)用always塊語(yǔ)句表述組合邏輯電路時(shí)，一定要注意敏感信號(hào)的完整性，要求觸發(fā)為所有內(nèi)部用到的信號(hào)，可以用always@（*），此時(shí)，綜合工具和仿真工具會(huì)自動(dòng)將所有的敏感信號(hào)自動(dòng)加入敏感信號(hào)列表。

前面已經(jīng)提到過(guò)always敏感信號(hào)不可以同時(shí)包括同一個(gè)信號(hào)的上升沿和下降沿，這兩個(gè)事件可以合并為一個(gè)電平敏感事件。在設(shè)計(jì)中，一些初學(xué)的設(shè)計(jì)者經(jīng)常在時(shí)鐘的上升沿和下降沿都進(jìn)行計(jì)數(shù)器加1，以為這樣能實(shí)現(xiàn)倍頻，仿真結(jié)果如圖5所示。

從圖5中可以發(fā)現(xiàn)并沒(méi)有出現(xiàn)想要的結(jié)果，而是呈現(xiàn)出了高阻態(tài)。將直接加1運(yùn)算改為直接的賦值語(yǔ)句，程序如下，仿真結(jié)果如圖6所示。

從圖6中可以看出，cnt8這個(gè)變量存儲(chǔ)的是最后一次賦值，這時(shí)當(dāng)always敏感信號(hào)為電平信號(hào)，系統(tǒng)默認(rèn)為組合邏輯電路，雖然將信號(hào)定義為reg 型，但只是為了滿足always 模塊中的信號(hào)必須定義為reg 型的語(yǔ)法要求，最終的實(shí)現(xiàn)結(jié)果中并沒(méi)有寄存器，在圖5中出現(xiàn)高阻態(tài)，因?yàn)閏nt8=cnt8+1是計(jì)數(shù)器，是時(shí)序邏輯電路。

3 結(jié)論

本文對(duì)Verilog語(yǔ)言中always塊語(yǔ)句中的敏感信號(hào)進(jìn)行了對(duì)比探討，得到如下結(jié)論：

（1）如果敏感信號(hào)是時(shí)鐘邊沿觸發(fā)信號(hào)，表示的是時(shí)序邏輯電路，而且在描述時(shí)序電路的always 塊中的reg型信號(hào)都會(huì)被綜合成寄存器，而且時(shí)序邏輯的敏感信號(hào)列表只需要加入所用的時(shí)鐘觸發(fā)沿即可。

（2）如果敏感信號(hào)是電平觸發(fā)信號(hào)，表示的是組合邏輯電路，這里一定要注意敏感信號(hào)的完整性，即所有的輸入和判斷語(yǔ)句的信號(hào)都要加為敏感信號(hào)，否則，得不到想要的設(shè)計(jì)結(jié)果。

（3）在組合邏輯電路描述中，將信號(hào)定義為reg型，只是為了滿足always模塊中的信號(hào)必須定義為reg 型的語(yǔ)法要求，最終實(shí)現(xiàn)結(jié)果中并沒(méi)有寄存器。

參考文獻(xiàn)

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